引言
2026年4月，半导体分析公司TechInsights对华为Mate 80 Pro Max搭载的麒麟9030芯片进行了拆解分析。结果让所有人看清了一个事实：
没有EUV光刻机，中国芯片行业正在走一条完全不同的路——而且这条路，走通了。
中芯N+3工艺的晶体管密度达到102 MTr/mm²，虽然不及三星和台积电5nm节点的<125 MTr/mm²，但更关键的发现是：中芯已经超过了DUV双重曝光的极限，大概率使用了自对准四重曝光（SAQP）技术。
这不是"能用"和"不能用"的问题，而是"能到什么程度"的问题。
一、先翻译一个数字：102 MTr/mm²意味着什么
很多人对晶体管密度没概念。简单说：
- 台积电3nm：约267 MTr/mm²
- 台积电2nm：超过300 MTr/mm²（一平方毫米3亿个晶体管）
- 中芯N+3（麒麟9030）：102 MTr/mm²
102 MTr/mm²确实不如台积电/三星的5nm，但问题是——台积电5nm用的是ASML的EUV光刻机，而中芯拿不到EUV。中芯用的是DUV（深紫外）光刻机，通过多重曝光硬缩出来的。
这就像两个人跑马拉松，一个穿碳板跑鞋，一个穿板鞋。板鞋的那个跑得不快，但你不能说他不行——因为他脚上的鞋根本不是同一个级别。
二、两条路线：DUV多重曝光的经济学
在没有EUV的情况下，业内有两种成熟的四重曝光方案，都是国内厂商的专利：
方案一：Double SALELE（8块掩模）
SALELE是"自对准光刻-刻蚀-光刻-刻蚀"，比传统双重曝光更精准。Double SALELE就是做两次，直接出四重效果。
流程不复杂：先做第一轮SALELE出第一组线，再做第二轮出四倍密度的线。但问题很明显——光做线就要4块掩模，切间隙还要再加4块，总共8块掩模。成本直接拉满。
方案二：Double SADP（4块掩模）
级联两次自对准双重曝光（SADP），效果一样，但掩模数量砍半。
SADP一次就能把线密度翻一倍，切间隙也能一次切两根。总掩模数从8块降到4块，成本直接降一半。
结论很简单：Double SADP明显更划算。
三、通孔难题：对角线网格为什么是必选项
金属间距缩到30nm以下后，新问题来了——通孔（连接不同层金属的小洞）怎么做？
算个账：就算是High-NA EUV，瑞利分辨率极限也就15nm。金属线宽都到15nm以下了，直接打通孔？先不说分辨率，随机缺陷就能把良率干没。
所以对角线FSAV通孔网格+全自对准通孔工艺成了必须选项。
用ArF浸没式DUV硬来，最多要4块掩模。但用对角线网格加LELE双重曝光，最多再加一块修边掩模就够了。比硬怼省太多。
四、总账：掩模数量会炸吗？
这是最核心的问题。把M0到M3所有层的掩模加起来算总账，结果很有意思：
| 情况 | 掩模变化 |
|---|---|
| 最优方案 | N+2→N+4仅增7块，到N+6总量不变 |
| 最差方案 | N+6高达18块掩模 |
| N+5节点 | N+4的直接缩微版，不增加掩模 |
几个结论：
- Double SADP全程优于Double SALELE，掩模始终更少
- 对角线网格+LELE双重曝光在N+6节点能省3块掩模
- N+5不需要加掩模，过渡非常顺滑
- 最差方案硬怼的话成本直接上天，但最优方案掩模完全可控
所以说白了：只要提前规划好几代节点的路线，掩模数量完全可控，成本也能扛得住。
更有意思的是：就算用DUV四重曝光，成本也比EUV双重曝光更低。这就是走DUV多重路线的核心优势之一。
五、从N+3到300 MTr/mm²：路径已经摆明白了
文章给出了从中芯N+2到300 MTr/mm²密度的完整缩距路径表：
- 当前N+3：102 MTr/mm²（DUV四重曝光）
- 规划N+4→N+6：通过逐步缩距和对角线网格优化
- 远期目标：~300 MTr/mm²（对标台积电2nm）
这条路不是凭空想象的，是建立在国内厂商专利+已验证工艺+合理成本测算之上的。
结语：不是只有一条路
很多人觉得没EUV就做不出先进工艺。麒麟9030的拆解给所有人证明了：
靠DUV多重曝光+合理的技术规划，照样能摸到最先进节点的密度水平。
路径走通了，接下来就是一步步落地的事。
对中国芯片行业来说，这不是"什么时候能量产"的问题，而是**“我们不是只有搞EUV这一条路”**的证明。在现有条件下另辟蹊径、啃出一条技术路线的思路，才是最值钱的。
西方卡住了EUV的脖子，但中国工程师用DUV多重曝光+对角线通孔网格+合理的节点规划，硬生生凿出了另一条路。
这条路也许不是最优的，但它是走得通的。
而在芯片制造这个领域，走得通，就是一切。
原文来源：歪睿老哥《从麒麟9030工艺看未来：没有EUV，靠DUV四重曝光真能硬刚3nm密度？》
原始数据：TechInsights via SemiWiki
整理时间：2026年4月14日