DRAM巨变前夜：3D DRAM如何重塑半导体格局
引言：内存墙下的技术突围 截至2026年，由于人工智能（AI）和大规模语言模型（LLM）的爆炸式增长，全球半导体行业正经历着根本性的结构重组。曾经具有周期性特征的商品——存储半导体，如今已成为决定AI工作负载计算效率和系统性能的关键瓶颈。 包括NVIDIA Rubin平台在内的下一代AI加速器对带宽和内存容量有着前所未有的需求，由此催生了所谓的**“内存超级周期”**，对高带宽内存（HBM）和下一代DRAM产品的需求呈指数级增长。 然而，在需求爆炸式增长的背后，是传统二维平面动态随机存取存储器（DRAM）面临的关键物理和工程限制。 一、传统2D DRAM的物理极限 1.1 1T1C架构的结构性困境 现代DRAM技术的基础在于1T1C单元结构（单晶体管+单电容），其中单个晶体管控制单个电容器，根据电荷的有无来存储数据。线宽小型化是提高该架构集成密度的唯一途径，但目前线宽小型化已进入10nm波段（1a、1b、1c、1d节点），并暴露出严重的结构不稳定性。 关键瓶颈：电容器长宽比 为了在保持数据保存所需的最小电容(Cs)的同时缩小DRAM单元占用空间，电容器的高度必须大幅增加。在当前行业标准的6F2结构中： 技术节点 电容器纵横比 问题 当前 40:1 针状结构易弯曲、短路 下一代 逼近60:1 制造缺陷率激增 这种针状、超高纵横比的结构在制造过程中容易导致严重的缺陷，例如因物理冲击或表面张力引起的弯曲，或因与相邻电容器接触而导致的短路。 1.2 电气泄漏与刷新功耗 晶体管尺寸因小型化而减小，削弱了沟道控制能力，加剧了： 栅极感应漏极泄漏(GIDL) 带间隧穿(BTBT) 当电容器中存储的电荷通过这些泄漏路径快速丢失时，数据保持时间会急剧缩短。这缩短了防止数据丢失所需的刷新周期，因此，相当一部分内存带宽被分配给了刷新任务，成为导致**“内存墙”**现象的主要原因。 二、过渡方案：VCT架构 2.1 4F2 VCT的结构优势 在全面采用3D堆叠技术之前，存储器制造商正在引入**垂直通道晶体管(VCT)**作为中间步骤。 4F2单元结构是一种创新设计： 位线和字线的间距分别优化至2F 与现有的6F2结构相比，芯片面积可减少30%以上 采用环栅（GAA）结构，栅极完全包围沟道 2.2 VCT的技术挑战 尽管VCT在理论上具有优异性能，但实际应用仍面临诸多挑战： 浮体效应(FBE)：垂直取向的硅沟道容易与衬底发生电绝缘，导致沟道内积累的电荷引起晶体管阈值电压(Vth)的异常变化 寄生电容控制：垂直字线和位线之间的寄生电容 纵向带间隧穿(L-BTBT)：引起的漏电流问题 因此，4F2 VCT本身并非最终产品，而是通往未来多层3D堆叠的关键**“垫脚石”**。 三、3D DRAM：新的希望 3.1 基于1T1C的VS-DRAM **VS-DRAM（垂直堆叠式DRAM）**在保留存储电容的同时，将单元阵列垂直重复堆叠。与3D NAND闪存类似，这种架构垂直堆叠存储单元，旨在通过第三个轴来补充位密度。 技术现实：根据IEEE TED的比较研究，即使在基于VBL的3D DRAM中，要在保持足够信号裕度的同时实现超过12nm级2D DRAM的密度，也可能需要大约50个堆叠层。 3.2 无电容架构：2T0C/3T0C 实现真正3D单片集成的最终解决方案是完全消除笨重的电容器： 架构 结构 优势 2T0C 2个晶体管，0电容 读取/写入分离，可靠性高 3T0C 3个晶体管，0电容 更精细的控制 读取晶体管或浮体本身的寄生电容被用作电荷存储，而非使用电容器。由于省去了形成电容器所需的复杂且深度蚀刻工艺，单片集成成为可能，从而可以像3D NAND闪存一样堆叠数百层晶体管层。 NEO Semiconductor提出的3D X-DRAM设计就是一种通过改进3D NAND制造工艺来实现3T0C结构的技术。 ...